電子秒錶課程設計

⑴ 電子秒錶課程設計

我已經把我上學期做的秒錶設計報告發到你的郵箱了，希望對你有所幫助~
請採納答案，支持我一下。

⑵ 00~99電子秒錶課程設計

我的網路空間里有時鍾表演示程序，你可以參考一下。

有圖有程序，不過需要你修改一下。

⑶ 我是學計算機專業的有一門數字電子技術課程需要做電子秒錶課程設計，誰有可以提供一下嘛……

就不給你附圖了，圖形你自己去用+plus II 做波形模擬嘍！呵呵····
《EDA技術及應用》
課程設計報告

系 別： 機電與自動化學院
專業班級： 電氣自動化技術0902
學生姓名：
指導教師： 李靜

（課程設計時間：2011年6月27日——2011年7月8日）
華中科技大學武昌分校

目 錄

1. 課程設計目的…………………………………………………………………3
2. 課程設計題目描述和要求………………………………………………………3
3. 課程設計報告內容………………………………………………………………3
4. 各模塊VHDL源程序………………………………………………………………5
4.1.3MHz→100Hz分頻器的源程序…………………………………………………5
4.2.十進制計數器源程序……………………………………………………………6
4.3.六進制計數器源程序……………………………………………………………9
4.4.頂層綜合文件TIMES的源程序………………………………………………11
5.總結 ………………………………………………………………………………14
參考文獻 ……………………………………………………………………………15

秒錶是人們日常生活中常用的測時儀器，它能夠簡單的完成計時、清零等功能，從一年一度的校際運動會到NBA、世界盃、奧運會，都能看到秒錶的身影。
1. 課程設計目的
學習使用EDA集成設計軟體MaxplusⅡ設計一個計時范圍為0.01秒～1小時的數字秒錶，能夠精確反映計時時間，並完成復位、計時功能。秒錶計時的最大范圍為1小時，精度為0.01秒。秒錶可得到計時時間的分、秒、0.1秒等度量，且各度量單位間可正確進位。
當復位清零有效時，秒錶清零並做好計時准備。任何情況下，只要按下復位開關，秒錶都要無條件的進行復位操作，即使在計時過程中也要無條件的清零。
了解全過程中VHDL程序的基本結構，掌握使用EDA工具設計數字系統的設計思路和設計方法。學習VHDL基本邏輯電路的綜合設計應用，以及程序中數據對象、數據類型、順序語句、並行語句的綜合使用。根據電路持點，用層次設計概念，將此設計任務分成若干模塊，規定每一模塊的功能和各模塊之間的介面，同時加深層次化設計概念；考慮軟體的元件管理深層含義，以及模塊元件之間的連接概念，對於不同目錄下的同一設計，如何熔合等問題。
2.課程設計題目描述和要求
(1)根據設計題目要求完成設計輸入、綜合、模擬模擬驗證。
(2)具有復位、暫停、秒錶計時及結果直接送LED顯示的功能。
(3)三個輸入端，分別為：時鍾輸入（CLK）、復位（CLR）和啟動／暫停（ENA）。
(4)輸出端有：百分秒、秒和分鍾信號，皆採用BCD碼計數方式，並直接送到6個LED顯示。
(5)提供設計報告，報告要求包括以下內容：設計思路、設計輸入文件、設計與調試過程、模擬模擬結果和設計結論。
3. 課程設計報告內容
系統由一個分頻器CLKGEN，四個十進制計數器CNT10，兩個六進制計數器CNT6組成。其中1/100和1/10秒都是十進制計數器，秒和分的個位是十進制計數器，十位是六進制計數器。
分頻器以3MHz的脈沖波做輸入信號，為系統提供精確的100Hz時鍾信號。作為百分秒的CLK輸入端。1/100秒的進位信號作為1/10秒的CLK信號，而1/10秒的進位信號作為秒的CLK信號。秒的進位信號作為秒10的CLK，秒10的進位接分的CLK，分的進位接分10的CLK。
ENA為非同步開始信號，為『1』時開始計時，為『0』時暫停計時。 CLR為非同步清零信號，為『1』清零，所有計數器重新從『0000』開始。
輸出：
DOUT[0…23]是BCD碼輸出：
DOUT[0…3]為1/100秒的BCD碼輸出；
DOUT[4…7]為1/10秒的BCD碼輸出；
DOUT[8…11]為秒的BCD碼輸出；
DOUT[12…15]為10秒的BCD碼輸出；
DOUT[16…19]為分的BCD碼輸出；
DOUT[20…23]為10分的BCD碼輸出。
輸出的BCD碼送LED顯示解碼器。
系統的結構原理圖1所示：
圖1

4. 各模塊VHDL源程序
4.1.3MHz→100Hz分頻器的源程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY CLKGEN IS
PORT (CLK: IN STD_LOGIC;
NEWCLK: OUT STD_LOGIC);
END ENTITY CLKGEN;
ARCHITECTURE ART OF CLKGEN IS
SIGNAL CNTER: INTEGER RANGE 0 TO 10#29999#;
BEGIN
PROCESS (CLK) IS
BEGIN
IF CLK' EVENT AND CLK='1' THEN
IF CNTER =10#29999#
THEN CNTER<=0;
ELSE CNTER<=CNTER+1;
END IF;
END IF;
END PROCESS;
PROCESS(CNTER) IS
BEGIN
IF CNTER=10#29999#
THEN NEWCLK<='1';
ELSE NEWCLK<='0';
END IF;
END PROCESS;
END ARCHITECTURE ART;
此處用到了一個分頻比為30000的分頻器，用來將3MHz的脈沖分成100Hz，也就是當CLK經過三萬個脈沖的時候，才會看到一個100Hz的計數脈沖NEWCLK。
由於使用的器件EPF10K10LC84-3反應時間最短為3ns ，因此Grid Size不能設置太小，否則會出錯。在這里設置為10.0ns 。這樣，一個CLK的周期為20ns ，總時間為
29999 X 2X10.0ns =0.59998ms
所以End Time要設置為1ms 才能使CNTER計數到29999並歸0 。
其模擬波形如圖2所示：

圖2
當變數CNTER計數到29999時清零，同時NEWCLK產生一個脈沖波。
其原理圖如圖3。

圖3
4.2. 十進制計數器源程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY cnt10 IS
PORT (CLK: IN STD_LOGIC;
CLR: IN STD_LOGIC;
ENA: IN STD_LOGIC;
CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CARRY_OUT: OUT STD_LOGIC);
END ENTITY cnt10;
ARCHITECTURE ART10 OF cnt10 IS
SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(CLK,CLR,ENA)IS
BEGIN
IF CLR='1'
THEN CQI<="0000";
ELSIF CLK'EVENT AND CLK='1'THEN
IF ENA='1' THEN
IF CQI ="1001"
THEN CQI<="0000";
ELSE CQI<=CQI+'1';
END IF;
END IF;
END IF;
END PROCESS;
PROCESS(CQI) IS
BEGIN
IF CQI="0000"
THEN CARRY_OUT<='1';
ELSE CARRY_OUT<='0';
END IF;
END PROCESS;
CQ<=CQI;
END ARCHITECTURE ART10;
以上為十進制計數器源程序，基本原理是在使能信號ENA為高電平﹑清零信號CLR為低電平且 CLK為時鍾上升沿（CLK'EVENT AND CLK='1'）時，CQI開始進行累加計數（CQI<=CQI+1），當CQI="0101"，即為BCD數0101時，計數器向CARRY_OUT進位且CQI<="0000"進行清零。如此0000→0001→0010→0011→0100→0101→0110→0111→1000→1001循環，進行十進制計數。上述源程序的波形模擬波形如下圖4所示。

圖4
由圖4可以看出，CQ從「0000」開始計數，計數到「1001」時翻「0000」，同時CARRY_OUT進位信號輸出高電平。當ENA使能信號為高電平時計數器計數，為低電平時停止計數，CQ輸出值沒有變化。當CLR清零信號為高電平時CQ清零，CARRY_OUT進位信號輸出高電平，當CLR為低電平時正常計數。
其原理圖如圖5。

圖5
4.3. 六進制計數器源程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY cnt6 IS
PORT (CLK: IN STD_LOGIC;
CLR: IN STD_LOGIC;
ENA: IN STD_LOGIC;
CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CARRY_OUT: OUT STD_LOGIC);
END ENTITY cnt6;
ARCHITECTURE ART11 OF cnt6 IS
SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(CLK,CLR,ENA)IS
BEGIN
IF CLR='1'
THEN CQI<="0000";
ELSIF CLK'EVENT AND CLK='1'THEN
IF ENA='1' THEN
IF CQI ="0101"
THEN CQI<="0000";
ELSE CQI<=CQI+'1';
END IF;
END IF;
END IF;
END PROCESS;
PROCESS(CQI) IS
BEGIN
IF CQI="0000"
THEN CARRY_OUT<='1';
ELSE CARRY_OUT<='0';
END IF;
END PROCESS;
CQ<=CQI;
END ARCHITECTURE ART11;
以上為六進制計數器源程序，基本原理是在使能信號ENA為高電平﹑清零信號CLR為低電平且 CLK為時鍾上升沿（CLK'EVENT AND CLK='1'）時，CQI開始進行累加計數（CQI<=CQI+1），當CQI="0101"，即為BCD數0101時，計數器向CARRY_OUT進位且CQI<="0000"進行清零。如此0000→0001→0010→0011→0100→0101循環，進行六進制計數。上述源程序的波形模擬波形如下圖6所示。

圖6
從上圖可以看出，CQ從「0000」開始計數，計數到「0101」時翻「0000」，同時CARRY_OUT進位信號輸出高電平。當ENA使能信號為高電平時計數器計數，為低電平時停止計數，CQ輸出值沒有變化。當CLR清零信號為高電平時CQ清零，CARRY_OUT進位信號輸出高電平，當CLR為低電平時正常計數。
其原理圖如圖7。

圖7

4.4.頂層綜合文件TIMES的源程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY times IS
PORT(CLK: IN STD_LOGIC;
CLR:IN STD_LOGIC;
ENA: IN STD_LOGIC;
DOUT: OUT STD_LOGIC_VECTOR(23 DOWNTO 0));
END ENTITY times;
ARCHITECTURE ART OF times IS
COMPONENT CLKGEN IS
PORT(CLK: IN STD_LOGIC;
NEWCLK: OUT STD_LOGIC);
END COMPONENT CLKGEN;
COMPONENT CNT10 IS
PORT(CLK,CLR,ENA: IN STD_LOGIC;
CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CARRY_OUT: OUT STD_LOGIC);
END COMPONENT CNT10;
COMPONENT CNT6 IS
PORT(CLK,CLR,ENA: IN STD_LOGIC;
CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CARRY_OUT: OUT STD_LOGIC);
END COMPONENT CNT6;
SIGNAL S0: STD_LOGIC;
SIGNAL S1,S2,S3,S4,S5: STD_LOGIC;
BEGIN
U0: CLKGEN PORT MAP(CLK=>CLK, NEWCLK=>S0);
U1: CNT10 PORT MAP(S0,CLR,ENA, DOUT(3 DOWNTO 0),S1);
U2: CNT10 PORT MAP(S1,CLR,ENA, DOUT(7 DOWNTO 4),S2);
U3: CNT10 PORT MAP(S2,CLR,ENA, DOUT(11 DOWNTO 8),S3);
U4: CNT6 PORT MAP(S3,CLR,ENA, DOUT(15 DOWNTO 12),S4);
U5: CNT10 PORT MAP(S4,CLR,ENA, DOUT(19 DOWNTO 16),S5);
U6: CNT6 PORT MAP(S5,CLR,ENA, DOUT(23 DOWNTO 20));
END ARCHITECTURE ART;
因為TIMES中包含的CLKGEN的分頻作用，因此需要30000個CLK信號才能使1/100秒位計數一次，給模擬帶來很大難度。所以模擬前先要把CLKGEN去掉，直接把CLK信號作為1/100秒的時鍾信號。但是還是需要360000個CLK信號才能得到59分翻0分。所以分兩步進行模擬，先檢驗1/100秒跟1/10秒，再把CLK信號作為秒的時鍾信號進行模擬。
第一步：對TIMES中相應的程序進行一下改動：
（把CLKGEN去掉，直接把CLK信號作為1/100秒的時鍾信號。）
SIGNAL S0: STD_LOGIC;
SIGNAL S1,S2,S3,S4,S5: STD_LOGIC;
BEGIN
U1: CNT10 PORT MAP(clk,CLR,ENA, DOUT(3 DOWNTO 0),S1);
U2: CNT10 PORT MAP(S1,CLR,ENA, DOUT(7 DOWNTO 4),S2);
U3: CNT10 PORT MAP(S2,CLR,ENA, DOUT(11 DOWNTO 8),S3);
U4: CNT6 PORT MAP(S3,CLR,ENA, DOUT(15 DOWNTO 12),S4);
U5: CNT10 PORT MAP(S4,CLR,ENA, DOUT(19 DOWNTO 16),S5);
U6: CNT6 PORT MAP(S5,CLR,ENA, DOUT(23 DOWNTO 20));
END ARCHITECTURE ART;

然後進行波形模擬，模擬波形如下圖8：
圖8
如圖所示，1/100秒，1/10秒，秒，10秒位都能正常計數和進位，翻0。
第二步：對TIMES中相應的程序進行一下改動：
（把CLKGEN去掉，直接把CLK信號作為秒的時鍾信號。）
SIGNAL S3,S4,S5: STD_LOGIC;
BEGIN
U2: CNT10 PORT MAP(clk,CLR,ENA, DOUT(11 DOWNTO 8),S3);
U3: CNT6 PORT MAP(S3,CLR,ENA, DOUT(15 DOWNTO 12),S4);
U4: CNT10 PORT MAP(S4,CLR,ENA, DOUT(19 DOWNTO 16),S5);
U5: CNT6 PORT MAP(S5,CLR,ENA, DOUT(23 DOWNTO 20));
END ARCHITECTURE ART;
然後進行波形模擬，模擬波形如圖9。
圖9
如圖8所示，秒，10秒，分和10分位都能正常計數和進位，翻0。
5.總結
通過這次課程設計,使我們加深了對VHDL語言和MaxplusII的認識，增強了動手能力，並培養了我們獨立思考的習慣，和樹立了對試驗操作和數據分析一絲不苟的的態度。
下面是試驗中碰到的部分問題的解決方法和應該注意的事項：
圖10
進行波形模擬時，要考慮不同的輸入條件所能出現的所有情況。比如說在有使能信號ENA（或者清零信號CLR）的模擬圖要包含信號為『1』和為『0』兩種情況下的波形；有二輸入與門（或者非門）這樣器件則要包含輸入信號四種不同組合情況下的四種波形；還有計數器，要包含計滿清零向高位進位的波形等。
如圖10，包含了ENA，CLR分別為『0』和『1』時的波形，還有CQ在時鍾CLK下降沿計數到9後清零並由CARRY_OUT向高位輸出進位信號的波形。
關於時鍾信號的設置。時鍾信號能設置的最小周期和Options中的Grid Size來決定，要得到周期為20ns的時鍾信號，就要把Grid Size設置為10ns。但是CLK的周期也不是越小越好，因為器件有最小反應時間，設置的周期必須大於器件的反應時間。
減少不必要的計算。第一次做Times的波形時，沒有進行分步模擬，直接把CLK信號加在CLKGEN的輸入端開始模擬。結果半個多小時過去了，還只是模擬到8分多。（模擬用的計算機CPU為奔騰4 1.7G）要得出59分翻0的波形，估計要4個多小時。所以把CLKGEN去掉，並且分兩步來進行波形模擬，計算量大大減小了，僅幾分鍾就得出了59分翻0的波形。

參考文獻
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2. 李玉山. 電子系統集成設計技術. 北京：電子工業出版社，2001.6.
3. 李國麗.EDA與數字系統設計.北京:機械工業出版社,2004
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5. 於海生.微型計算機控制技術.北京：清華大學出版社，2006.8
6. 林紅.周鑫霞.數字電路與邏輯設計.北京：清華大學出版社，2004.8
7. 譚會生.張昌凡. EDA技術及應用.西安: 西安電子科技大學出版社,2001
8. 朱定華.陳林.電子電路測試與實驗. 北京：清華大學出版社，2005.7
9. 劉皖.譚明. FPGA設計與應用.北京: 清華大學出版社,2006.6
10.黃智偉. FPGA系統設計與實踐.北京: 電子工業出版社,2005.1
11.王志鵬.何麗琴. 可編程邏輯器件開發技術MAX+plusⅡ.北京: 國防工業出版社,2005.3

、

課程設計成績:
項 目 業務考核成績（70%）
（百分制記分） 平時成績（30%）
（百分制記分） 綜合總成績
（百分制記分）
0.01秒～1小時數字秒錶
注:教師按學生實際成績（平時成績和業務考核成績）登記並錄入教務MIS系統，由系統自動轉化為「優秀（90～100分）、良好（80～89分）、中等（70～79分）、及格（60～69分）和不及格（60分以下）」五等。
指導教師評語:

指導教師（簽名）:
20 年 月 日

⑷ 單片機課程設計電子秒錶

電路原理抄圖已畫好

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KeiluVision3編譯通過，C語言編寫，有詳細注釋

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⑸ 數電課設電子秒錶資料 急用！！！

您好，磁控電子秒錶系由液晶顯示秒錶改裝而成的計時裝置，磁控開關受到內磁鐵作用時，電子秒麥開始容計時（磁鐵作用消失後，計時仍繼續進行），當磁控開關受到磁鐵的第二次作用時，電子秒錶停止計時。這時電子秒錶顯示出兩次磁鐵作用之間的時間。因此如果在運動物體上裝有磁鐵，利用磁控電子秒錶即可完成物體運動的計時定位。
【注意事項】
1．每次實驗計時前都應使秒錶復零。
2．磁鐵與磁控開關位置應安裝好，保證小車通過磁控開關時，都能觸發磁控開關。為此面板上應有距離適當的小車運動軌道（槽或軌）。
3．小車運動的加速度不能太快，以避免磁控開關的滯後效應帶來的計時誤差。
4．由於磁控電子秒錶操作簡單，重復性好，故可反復實驗取平均值，以減少測量誤差。
請您參考！

⑹ 微機原理電子秒錶課程設計

沒問題的了。

⑺ 要做一個數電的課程設計，從0到99的電子秒錶，有沒有詳細的過程和電路圖啊，後天上午就要驗收了

數電的課程設計，就用計數器做唄，從0到99的電子秒錶，其實就是0~99的加法專計數器。方法屬很多呀，集成計數器就更多啦。如果只是畫一個電路圖而已，那就隨便選一個計數器。要是做實物，先看學校實驗室都有什麼集成電路。給你一個例子做參考，在這個基本上再補充，或就這樣畫也行。